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[Engineering] 스탑워치 VHDL 설계

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작성일 20-12-22 06:29

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레포트/공학기술
[Engineering] 스탑워치 VHDL 설계
[Engineering] 스탑워치 VHDL 설계

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스탑워치 VHDL 설계

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

entity stop is

PORT(
CLK : in std_logic;
SW_A : in std_logic;
SW_B : in std_logic;
SW_C : in std_logic;
SW_D : in std_logic;
SEG_DATA : out std_logic_vector(7 downto -xxxx-xxxx);
SEG_COM : buffer std_logic_vector(7 downto -xxxx-xxxx)
);
end stop;

architecture arc of stop is

signal mode : std_logic_vector(2 downto -xxxx-xxxx);
signal SW_A_Q1, SW_A_Q2 : std_logic;
signal SW_B_Q1, SW_B_Q2 : std_logic;
signal SW_C_Q1, SW_C_Q2 : std_logic;
signal SW_D_Q1, SW_D_Q2 : std_logic;
signal msec : integer range -xxxx-xxxx to 9999;
signal seg5,seg6 : std_logic_vector(7 downto -xxxx-xxxx);
signal seg7,seg8 : std_logic_vector(7 downto -xxxx-xxxx);
signal temp : integer range -xxxx-xxxx to 9999;
signal temp1 : integer range -xxxx-xxxx to 9999;
signal cnt : integer range -xxxx-xxxx to 999;
function seven (display: integer range -xxxx-xxxx…(skip)
설명

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